5400ТР105-003
.png)
.png)
5400ТР105-003
Сбоеустойчивый 8-ми разрядный контроллер с возможностью встроенного управления и конфигурирования аналого-цифровых блоков
Микросхема 5400ТР105-003 – малопотребляющий контроллер c архитектурой ядра 8051 для бортовых систем управления с диапазоном рабочих частот до 8,0 МГц (тактирование системы осуществляется одним из трех способов:кварцевый генератор, RC-генератор, внешняя частота). Встроенные аналоговые и аналого-цифровые блоки: АЦП, ЦАП, источник опорного напряжения с масштабирующим ОУ, RC-генератор с возможностью программирования частоты, блок ФАПЧ с возможностью программирования коэффициента умножения, супервизор питания.
АЕНВ.431260.544ТУ
карта заказа КФЦС.431260.012-003Д16
Серийно освоена
от –60°С до +125°С
Характеристики
Особенности микроконтроллерного ядра:
− тактовая частота 8,0 МГц;
– машинный цикл 1 такт;
− возможность выбора тактового сигнала (кварцевый генератор, RC-генератор, внешняя частота);
− возможность умножения тактовый частоты с помощью ФАПЧ с настраиваемым коэффициентом;
− возможность программирования выходной частоты RC-генератора;
− возможность программирования коэффициента усиления масштабирующего ОУ;
– настраиваемые прерывания по внешним событиям (с помощью GPIO).
Память:
Режим HARD:
- память программ 4 кБ (ОППЗУ);
- память данных 4352 байт внешней (большая+малая ОЗУ) и 256 внутренней ОЗУ (ядро 8051).
Режим SOFT:
- память программ 4 кБ (Большая ОЗУ);
- память данных 256 байт внешней (малая ОЗУ) и 256 внутренней ОЗУ (ядро 8051).
Периферия:
– 2 интерфейса SPI;
– два модуля интерфейса UART с настраиваемой скоростью передачи;
– интерфейс 1-Wire;
– интерфейс I2C;
− интерфейс JTAG;
− 24 универсальные линии ввода/вывода с индивидуальной настройкой направления;
− три 24-разрядный таймера/счетчика;
− сторожевой таймер;
− модуль перевода системы в режим пониженного энергопотребления (SLEEP).
Структурная схема
